• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    EinSpeichersystem umfasst einen synchronen Speicher, welcher auf einTaktsignal reagiert, und eine Speichersteuerschaltung, welche einChipauswahlsignal, ein Taktsignal und Datenpakete erzeugt, welcheBefehle und Adressen umfassen. Die Speichersteuerschaltung umfassteine Paketsteuerschaltung, welche synchron mit dem Taktsignal betreibbarist und die Datenpakete in Adressen- und Steuersignale wandelt,die an ein Kommunikationsprotokoll für den synchronen Speicher angepasstsind, wenn das Chipauswahlsignal aktiv ist.
    公开号:DE102004029032A1
    申请号:DE200410029032
    申请日:2004-06-09
    公开日:2005-02-17
    发明作者:Jong-Hyun Suwon Choi；Ki-Chul Suwon Chun；Hyun-Soon Jang；Woo-Seop Yongin Jeong；Bok-Gue Suwon Park
    申请人:Samsung Electronics Co Ltd；
    IPC主号:G11C7-10
    专利说明:
    [0001] DieErfindung betrifft ein Speichersystem, welches an die Benutzunginnerhalb von Datenverarbeitungssystemen angepasst ist und insbesondere angepasstist, um Datenpakete effektiv zu kommunizieren.
    [0002] Über dieletzten Dekaden versuchten Technologieforschungen, die sich aufden Entwurf und die Fertigung von Halbleiterbausteinen beziehen,mit den oft konkurrierenden Anforderungen im Bezug auf Bausteinverkleinerungund den wachsenden Anwendungsbereichen, wie mobile Telekommunikation, persönliche digitaleAssistenten, Mobiltelefone der dritten Generation, digitale Kamerasusw., Schritt zu halten. Der Druck zur ständigen Verbesserung der Halbleiterfertigungstechnikenist zunehmend stärker geworden,da komplexe, höchstminiaturisierte Bausteine die Entwicklungszykluszeit überschrittenund die Entwicklungskosten zugenommen haben. Die Benutzung von Chipsätzen, welchezwei oder mehr integrierte Schaltungschips aufweisen, ist ein Versuch,um den mit der Entwicklung der nächstenGeneration von Halbleiterbausteinen verbundenen Druck abzubauen.Chipsätzehaben sich insbesondere zur Lösungder Miniaturisierungsanforderungen und der Anfor derungen nach flexiblerImplementierung in Verbindung mit vielen mobilen Telekommunikationsanwendungenals nützlicherwiesen.
    [0003] DerBegriff Mehrfachchippackung (MCP) bezieht sich auf eine Kombinationvon verschiedenen Chips, die typischerweise einen oder mehrere Speicherchipsumfassen, wie Flash-Speicher, statische RAMs, dynamische Speicher,Pseudo-RAMs usw. Speicherchips sind normalerweise Einzelchippackungenund wurden herkömmlicherweiseals unabhängigeBausteine mit einem hohen Zuverlässigkeitsgradhergestellt. Die herkömmlicheMCP genießtoffensichtliche Vorteile einschließlich eines reduzierten Komponentenvolumens.Die Benutzung von MCPs in bestimmten mobilen Anwendungen resultiertwirklich in einer über50%igen Reduzierung des Komponentenvolumens verglichen mit konkurrierendenEntwürfen,die Einzelchips benutzen. Zudem tendieren MCPs dazu, die Komplexität von Zwischenverbundenzu vereinfachen, Gestehungskosten zu reduzieren und die Produktivität zu steigern.
    [0004] Zusätzlich wurdeeine System-in-Packung(SIP)-Technologie an die strukturelle Vereinfachungvon mobilen Produkten angepasst, in denen Speicherbausteine undandere Bausteine in einer Packung eingebettet sind. In einer typischenSIP sind integrierte Schaltungschips, welche Speicherchips und andereChips umfassen, gestapelt und in einer topologischen Dimension miteinanderverbunden. Solche Stapel von integrierten Schaltungschips in einereinzigen Packung bieten mehrere Vorteile einschließlich kürzerer Entwicklungszeiten,reduzierter Produktkosten und erhöhter Datenübertragungsraten. Zudem tendiertdie SIP-Technologiezum Verkleinern des gesamten Architekturvolumens eines Bausteins.
    [0005] Leiderbeinhalten Bausteine, die gemäß der herkömmlichenMCP- und/oder SIP-Technologieimplementiert sind, zwangsläufigeiner großeZahl von Anschlussverbindungen, wie Adressenanschlüsse, Datenan schlüsse, Steueranschlüsse usw.Die Benutzung von so vielen Anschlüssen wird tatsächlich zu einemHindernis in der Entwicklung einer kohärenten, effizienten Systemarchitektur.Dies gilt insbesondere fürmobile Anwendungen, welche Speichersysteme umfassen, die in MCP- und/oder SIP-Entwürfen enthaltensind.
    [0006] DerErfindung liegt als technisches Problem die Bereitstellung einesSpeichersystems zugrunde, welches leicht an eine Implementierungangepasst werden kann, die eine MCP oder SIP benutzt, und bei demdie Anzahl von Verbindungsanschlüssen,z.B. eine Kombination von Eingabe- und Ausgabeeinschlüssen, gegenüber dem,was in herkömmlichen Speichersystementwürfen zuerwarten ist, reduziert ist.
    [0007] DieErfindung löstdieses Problem durch die Bereitstellung eines Speichersystems mitden Merkmalen des Patentanspruchs 1, 8, 16, 19 oder 20. Das gemäß der Erfindungausgelegte Speichersystem eignet sich besonders gut für mobileAnwendungen.
    [0008] VorteilhafteWeiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
    [0009] VorteilhafteAusführungsformender Erfindung sind in den Zeichnungen dargestellt, in denen gleicheBezugszeichen in den verschiedenen Ansichten gleiche Teile betreffen,und werden nachfolgend beschrieben. Es zeigen:
    [0010] 1 ein Blockschaltbild einerfunktionalen Struktur eines Speichersystems gemäß einem ersten Ausführungsbeispielder Erfindung,
    [0011] 2 ein Blockschaltbild einesSteuerblocks und einer Paketsteuereinheit aus 1,
    [0012] 3 ein Zeitablaufdiagrammvon Signalen, die vom Steuerblock aus 2 zurVerfügunggestellt werden,
    [0013] 4A bis 4E jeweils ein Schaltbild eines Seriell/Parallel-Registersaus 2,
    [0014] 5 eine Tabelle zur Darstellungder Zusammensetzung eines Datenpakets gemäß dem ersten Ausführungsbeispielder Erfindung,
    [0015] 6 ein Blockschaltbild einerfunktionalen Struktur eines synchronen Speichers aus 1,
    [0016] 7 ein Zeitablaufdiagrammzur Darstellung von Vorgängenin der Paketsteuereinheit und im synchronen Speicher gemäß dem erstenerfindungsgemäßen Ausführungsbeispiel,
    [0017] 8 ein Blockschaltbild einerfunktionalen Struktur eines Speichersystems gemäß einem zweiten Ausführungsbeispielder Erfindung,
    [0018] 9 ein Blockschaltbild einesSteuerblocks und einer Paketsteuereinheit aus 8,
    [0019] 10 und 11 jeweils Tabellen zur Darstellung derZusammensetzung von Datenpaketen gemäß dem zweiten Ausführungsbeispielder Erfindung,
    [0020] 12 ein Zeitablaufdiagrammzur Darstellung eines automatischen Auffrischungsvorgangs gemäß dem zweitenAusführungsbeispielder Erfindung und
    [0021] 13 ein Blockschaltbild einerfunktionalen Struktur eines Speichersystems gemäß einem dritten Ausführungsbeispielder Erfindung.
    [0022] 1 zeigt ein Blockschaltbildeiner funktionalen Struktur eines Speichersystems gemäß einem erstenAusführungsbeispielder Erfindung. Wie aus 1 ersichtlichist, umfasst ein Speichersystem 100 eine Speichersteuerschaltung 110,einen synchronen Speicher 130 und eine Paketsteuerschaltung 120, welcheeine Schnittstelle zwischen der Speichersteuerschaltung 110 unddem synchronen Speicher 130 bildet. Der synchrone Speicher 130 kannin vielen bestimmten Formen ausgeführt sein, einschließlich beispielsweiseals synchroner DRAM mit doppelter Datenrate (DDR-SDRAM) oder gemäß ähnlichensynchronen Speichertypen. Im Speichersystem 100 sind diePaketsteuerschaltung 120 und der synchrone Speicher 130 vorzugsweisegemäß den herkömmlichenVorgaben der MCP- und/oder SIP-Technologie aufgebaut. Alternativkönnendiese Komponenten in einer Einzelpackung gemäß allgemein bekannten System-auf-Chip-Technologien(SOC-Technologien) implementiert sein. Die Paketsteuerschaltung 120 undder synchrone Speicher 130 werden beide von TaktsignalenCK und CKB getrieben, welche von der Speichersteuerschaltung 110 zurVerfügunggestellt werden. Insbesondere führtder Speicher 130 Datenbündelvorgänge synchronisiertmit den Taktsignalen CK und CKB aus. Die Speichersteuerschaltung 110 erzeugtAdressen- und Befehlssignale in Form von Datenpaketen. Anschließend transformiertdie Paketsteuerschaltung 120 diese Datenpakete oder Paketdatenin Adressen- und Steuer(oder Befehls)-Signale, die angepasst sind, eines odermehrere Datenkommunikationsprotokolle mit dem synchronen Speicher 130 zuimplementieren.
    [0023] Detailliertergesagt bezieht sich der Begriff „Datenpaket" allgemein auf jeglichesPaket (oder jegliche Gruppierung) von Daten, die vorzugswei se Adressen-und/oder Steuerdaten umfassen, welche an den synchronen Speicher 130 angelegtwerden. Datenpakete werden vorzugsweise von der Speichersteuerschaltung 110 parallelund/oder seriell übertragen.Wie aus dem Ausführungsbeispielaus 1 ersichtlich ist,werden Datenpakete PKT0[m:0] bis PKTn[m:0] während eines oder mehrerer vorgegebenerZyklen, wie sie vom Taktsignal CK definiert werden (z.B. zwei Zyklenin einem zugehörigenAusführungsbeispiel),zur Paketsteuerschaltung 120 übertragen. Besteht beispielsweisejedes Datenpaket aus vier Datenbits, dann kann es mit einer Rate voneinem Bit pro halber CK-Periodendauer von der Speichersteuerschaltung 110 zurPaketsteuerschaltung 120 übertragen werden. Die Paketsteuerschaltung 120 wandeltdas von der Speichersteuerschaltung 110 empfangene Datenpaketin Abhängigkeit vonSteuersignalen CSB und CKE, welche von der Speichersteuerschaltung 110 zurVerfügunggestellt werden, in eine Datenform um, welche an das vom synchronenSpeicher 130 benötigteProtokoll angepasst ist. Wird das Steuersignal CSB aktiv, d.h. ein Chipauswahlsignal,dann beginnt die Paketsteuerschaltung 120 mit dem Empfangdes Datenpakets von der Speichersteuerschaltung 110. Daherwirkt das Steuersignal CSB als Paketfreigabesignal, das eine Datenpaketübertragunganzeigt.
    [0024] Wievorliegend bevorzugt, wandelt die Paketsteuerschaltung 120 serielleDaten von m-Bit, welche typischerweise Adressen- und Befehlssignale umfassen,in ein paralleles Datenpaket von m-Bit um. Im Gegensatz zum parallel übertragenenDatenpaket, welches Adressen- und Befehlssignale umfasst, werdenDatensignale ohne Seriell/Parallel-Wandlung übertragen. Durch diesen differenzierten Übertragungsmoduszwischen Adressen-/Befehlssignalen und Datensignalen lässt diePaketsteuerschaltung 120 nur die Datensignale DQ[15:0]passieren, welche zwischen der Speichersteuerschaltung 110 und demsynchronen Speicher 130 übertragen werden. Das bedeutet,dass Datensignale währendLese-/Schreibvorgängendirekt ohne Paketumwandlung zwischen der Speichersteuerschaltung 110 und demsynchronen Speicher 130 ausgetauscht werden.
    [0025] Unterder Annahme, dass die Paketsteuerschaltung 120 und dersynchrone Speicher 130 in einer einzigen Packung implementiertsind, welche die MCP- oder SIP-Technologie benutzt, folgt dann,dass der synchrone Speicher 130 ausreichende Verbindungsanschlüsse aufweist,um die synchronen Speichervorgängezu unterstützen.Daher muss eine funktionierende synchrone SpeicheranschlusskonfigurationAnschlüsseumfassen, welche Adressensignale, Befehlssignale und Datensignaleakzeptieren, und dies gilt unabhängigdavon, ob die Paketsteuerschaltung 120 im betreffendenSystem vorhanden ist oder nicht. Dadurch wird leicht deutlich, dassdie Benutzung der Paketsteuerschaltung 120, welche mit derMIP- oder SIP-Technologie implementiert wird, eine Reduzierung derAnschlussanzahl in einem zugehörigensynchronen Speicher ermöglicht,weil die Paketanschlüsse,die im dargestellten Ausführungsbeispielmit PKT0[m:0] bis PKTn[m:0] bezeichnet sind, effektiv Anschlusszuordnungenfür eineMehrzahl von Befehls- und Adressensignalen zusammenlegen.
    [0026] Nachfolgendwird der gemeinsame Aufbau von Paketsteuerschaltung 120 undsynchronem Speicher 130 auf einem einzigen Substrat alsRAM mit niedriger Anschlussanzahl und niedrigem Energiebedarf (oderL2RAM) bezeichnet, weil solche Konfigurationen in einem Aspekt durcheine reduzierte Anzahl von Anschlüssen und einen niedrigeren Gesamtenergieverbrauchcharakterisiert sind. Allgemein sind L2RAM-Entwürfe sehr gut für mobileoder tragbare Elektronikanwendungen geeignet.
    [0027] Wieaus 2 ersichtlich ist,ist dort die Paketsteuerschaltung 120 aus 1 weiter so gezeigt, dass sie fünf Datenpakete,d.h. n = 5, erzeugt, wobei jedes Datenpaket vorzugsweise aus vierBit aufgebaut ist. Die aktuelle Anzahl an verwendeten Datenpaketenund die Anzahl an Bits pro Paket richtet sich nach der routinemäßigen Entwurfswahl.Die in 2 dargestelltePaketsteuerschaltung 120 umfasst vorzugsweise eine Steuerschaltung 121 undfünf Seriell/Parallel-Register 122 bis 126.Die Steuerschaltung 121 empfängt Taktsignale CK und CKBund Steuersignale CSB und DKE von der Speichersteuerschaltung 110 underzeugt Pulssignale PCLK1 bis PCLK4 und PCLKD.
    [0028] Wieaus 3 ersichtlich ist,werden die Pulssignale PCLK1 bis PCLK4 nacheinander synchronisiertmit ansteigenden Flanken des Taktsignals CK in Reaktion auf eineAktivierung des Chipauswahlsignals CSB erzeugt. Das Pulssignal PCLKD wirdwährendeiner Aktivierungsperiode des Pulssignals PCLK4 erzeugt. Ist dasChipauswahlsignal CSB aktiv, dann werden die Datenpakete, welchean der Paketsteuerschaltung 120 anliegen, als gültig angesehen.Daher wirkt das Chipauswahlsignal CSB als Signal, welches den Beginneines Übertragungszyklusfür dieDatenpakete anzeigt.
    [0029] Wiederauf 2 Bezug nehmend,arbeiten die Register 122 bis 126 in Reaktionauf die Pulssignale, welche von der Steuerschaltung 121 zurVerfügunggestellt werden, und empfangen jeweils Datenpakete PKT0[3:0] bisPKT4[3:0]. Die Datenpakete PKT0[3:0] bis PKT4[3:0] umfassen vorzugsweisejeweils vier seriell übertrageneDatenbits und werden von einem korrespondierenden Register in eineparallele Datenform gewandelt. Sind die Datenpakete in die paralleleDatenform gewandelt, dann werden sie als Adressensignale an densynchronen Speicher 130 angelegt. Wie aus 2 ersichtlich ist, umfassen die Adressensignalebeispielsweise die Signale AD[13:0] und BA[1:0]. Steuersignale wieein Zeilenadressenabtastsignal RASB, ein SpaltenadressenabtastsignalCASB, ein Schreibfreigabesignal WEB und ein DQ-MaskierungssignalDM werden ebenfalls an den synchronen Speicher 130 angelegt.Der synchrone Speicher 130 führt einen Bündelbetrieb in Reaktion aufdie Adressen- und Steuersignale aus, welche in paralleler Form vonder Paketsteuerschaltung 120 zugeführt werden.
    [0030] Die 4A bis 4E zeigen die Seriell/Parallel-Register 122 bis 126 aus 2. Diese Seriell/Parallel-Registerwandeln serielle Datenpakete in parallele Datenpakete um.
    [0031] Wieaus 4A ersichtlich ist,umfasst das als repräsentativesAusführungsbeispieleines Seriell/Parallel-Registers dargestellte Seriell/Parallel-Register 122 eineMehrzahl von gepaarten Schaltern SW1 bis SW8, eine Mehrzahl vongepaarten Zwischenspeichern LAT1 bis LAT8 und eine Mehrzahl vonMOS-Transistoren M1 bis M8. Jeder Zwischenspeicher wird vorzugsweisevon der dargestellten Kombination von zwei Invertern gebildet undwird selektiv auf einem niedrigen oder hohen Pegel initialisiert,wenn ein Steuersignal VCCH an einen korrespondierenden MOS-Transistormit einem niedrigen Pegel angelegt wird. Das Steuersignal VCCH istein Einschaltrücksetzsignal,das von einem allgemein bekannten, nicht dargestellten Einschaltdetektorzur Verfügunggestellt wird.
    [0032] Angenommen,dass das erste Datenpaket PKT0[3:0] Steuersignale RASB, CASB, WEBund DM umfasst (alternativ kann das erste Datenpaket ein internesChipauswahlsignal CS statt des Signals DM enthalten), dann wirdein erstes Bit PKT0[0] des ersten Datenpakets PKT0[3:0], das mitRASB korrespondiert, in den Zwischenspeicher LAT1 geladen, wenndas erste Pulssignal PCLK1 mit einem hohen Pegel an den SchalterSW1 angelegt wird. Ein zweites Bit PKT0[1] des ersten DatenpaketsPKT0[3:0], das mit CASB korrespondiert, wird in den ZwischenspeicherLAT3 geladen, wenn das zweite Pulssignal PCLK2 mit einem hohen Pegelan den Schalter SW3 angelegt wird. Ein drittes Bit PKT0[2] des erstenDatenpakets PKT0[3:0], das mit WEB korrespondiert, wird in den ZwischenspeicherLAT5 geladen, wenn das dritte Puls signal PCLK3 mit einem hohen Pegel anden Schalter SW5 angelegt wird. Ein viertes Bit PKT0[3] des erstenDatenpakets PKT0[3:0], das mit DM korrespondiert, wird in den Zwischenspeicher LAT7geladen, wenn das vierte Pulssignal PCLK4 mit einem hohen Pegelan den Schalter SW7 angelegt wird.
    [0033] Nachdiesen Datenübertragungsvorgängen undwie im Zeitablaufdiagramm aus 3 dargestellt ist,werden, wenn das Pulssignal PCLKD während einer Zeitperiode T4auf hohen Pegel wechselt, währendder das vierte Pulssignal PCLK4 ebenfalls auf hohem Pegel ist, dievorangehenden Datenbits des ersten Datenpakets PKT0[3:0], welchein den Zwischenspeichern LAT1, LAT3, LAT5 und LAT7 gespeichert sind,jeweils überdie korrespondierenden Schalter SW2, SW4, SW6 und SW8 in die ZwischenspeicherLAT2, LAT4, LAT6 und LAT8 übertragen. Dahersind die vier Bits, welche das erste Datenpaket PKT0[3:0] bildenund mit den Steuersignalen RASB, CASB, WEB und DM korrespondieren,nun bereit, um von den Zwischenspeichern LAT2, LAT4, LAT6 und LAT8in paralleler (oder gleichzeitig angelegter) Form übertragenzu werden.
    [0034] DerAufbau und die Funktionsweise von zusätzlichen, beispielsweise inden 4B bis 4E dargestellten Registernsind im Wesentlichen identisch wie beim in 4A dargestellten Register 122.Die Natur der einzelnen beteiligten Datenbits, die jeweils an dieRegister 123, 124, 125 und 126 durchdas zweite, dritte, vierte und fünfteDatenpaket angelegt werden, verändertsich jedoch gemäß dem Gesamtsystemdesign,siehe z.B. die obige Beschreibung der Adressen- und Steuersignale.
    [0035] Bezugnehmendauf 5 ist dort der zeitlicheZusammenhang zwischen den beispielhaften vier Übertragungsperioden T1, T2,T3 und T4 und den einzelnen beteiligten Signalen der beispielhaften DatenpaketePKT0[3:0] bis PKT4[3:0] weiter dargestellt. Dieser zeitliche Zusammen hangzeigt zudem Signalzuordnungen füreinen Anschluss währendjeder Übertragungsperiode.Die ersten Bits des entsprechenden Datenpakets RASB, BA0, BA1, A0und A1 werden z.B. währendder ersten Zeitperiode T1 in ihre korrespondierenden Register 122 bis 126 geladen,wenn das Pulssignal PCLK1 einen hohen (oder aktiven) Pegel annimmt.Die zweiten Bits des entsprechenden Datenpakets CASB, A2, A3, A4und A5 werden währendder zweiten Zeitperiode T2 in ihre korrespondierenden Register 122 bis 126 geladen, wenndas Pulssignal PCLK2 einen hohen Pegel annimmt. Dann werden diedritten Bits des entsprechenden Datenpakets WEB, A6, A7, A8 undA9 währendder dritten Zeitperiode T3 in ihre korrespondierenden Register 122 bis 126 geladen,wenn das Pulssignal PCLK3 einen hohen Pegel annimmt. Schließlich werdendie vierten Bits des entsprechenden Datenpakets DM, A10, A11, A12und A13 währendder vierten Zeitperiode T4 in ihre korrespondierenden Register 122 bis 126 geladen,wenn das Pulssignal PCLK4 einen hohen Pegel annimmt.
    [0036] 6 zeigt eine beispielhaftefunktionale Architektur des synchronen Speichers 130 aus 1. Vorgänge innerhalb dieser Architekturwerden vorzugsweise synchronisiert mit den Taktsignalen CK und CKBausgeführt,welche von der Speichersteuerschaltung 110 empfangen werden.Die Taktsignale CK und CKB werden an ein Zeitsteuerungsregister 201,ein Adressenregister 202, einen Datenabtastgenerator 213,einen Datenausgabepuffer 214 und ein Dateneingaberegister 216 angelegt.
    [0037] Obwohldie Speichersteuerschaltung 110 Adressen- und Befehls(oderSteuer)-Signale in Paketform ausgibt, wird der synchrone Speicher 130 (dervorzugsweise an die Funktionsweise eines herkömmlichen DDR-SDRAM angepasst ist)mit Adressen- und Befehls(oder Steuer)-Signalen betrieben, welchevon der Paketsteuerschaltung 120 gemäß einem ausgewählten Kommunikationsprotokoll,das von einem Typ ist, der normalerweise mit synchronen Speichertypenbenutzt wird, zur Verfü gunggestellt werden. Im synchronen Speicher 130 wird ein Bündelbetriebdurch Inkrementieren der Spaltenadressen für eine feste Zeilenadressein Synchronisation mit den Taktsignalen durchgeführt. Eine Betriebsfrequenzfür denBündelmoduswird daher in Verbindung mit dem Taktsignal CK definiert.
    [0038] 7 zeigt einen beispielhaftenBetrieb, der eine Datenübertragungzwischen der Paketsteuerschaltung 120 und dem synchronenSpeicher 130 beinhaltet. Bei diesem Beispiel wird die Funktionsweise derPaketsteuerschaltung 120 im Zusammenhang mit einem Lesevorgangbeschrieben. Typischerweise beginnt der Lesevorgang, wenn ein Aktivierungsbefehlzusammen mit einer Zeilenadresse an den Speicher angelegt wird,und nach einer vorgegebenen Zeitperiode wird dann ein Lesebefehlzusammen mit einer Spaltenadresse angelegt. Ein Schreibvorgang verläuft analogzum Lesevorgang.
    [0039] Wieaus 7 ersichtlich ist,versorgt die Speichersteuerschaltung 110 am Anfang desLesevorgangs die Paketsteuerschaltung 120 mit vier Bit derseriellen Datenpakete PKT0[3:0] bis PKT4[3:0], welche den Aktivierungsbefehlund die Zeilenadresse umfassen, gemeinsam mit den Taktsignalen CK undCKB und den Steuersignalen CKE und CSB. Die Steuerschaltung 121 derPaketsteuerschaltung 120 erzeugt nacheinander die PulssignalePCLK1 bis PCLK4 in Reaktion auf die Steuer- und Taktsignale CSB,CKE, CK und CKB. Die Register 122 bis 126 derPaketsteuerschaltung 120 puffern nacheinander vier Datenbitsder Datenpakete PKT0[3:0] bis PKT4[3:0] in Reaktion auf die PulssignalePCLK1 bis PCLK4. Die in den Registern zwischengespeicherten Datenbitswerden aus diesen gleichzeitig ausgegeben, wenn das Pulssignal PCLKDin einen aktiven Zustand wechselt. Die in paralleler Form von denRegistern ausgegebenen Datenbits werden als Adressensignale RA(13:0](Zeilenadresse) und BA[1:0] und als die Steuersignale RASB, CASB,WEB und DM an den synchronen Speicher 130 übertragen. Wieaus
    [0040] 7 ersichtlich ist, werdendie Datenpakete PKT0[3:0] bis PKT4[3:0], welche die Datenbits des Aktivierungsbefehlsund der Zeilenadresse umfassen, während der ersten und zweitenPeriode des Taktsignals CK (in 7 alsPerioden 1 und 2 bezeichnet) in die Register eingegebenund danach zum synchronen Speicher 130 übertragen. Der synchrone Speicher 130 empfängt dasAktivierungsbefehlssignal und die Zeilenadressensignale während derdritten Periode des Taktsignals CK (in 7 als Periode 3 bezeichnet).
    [0041] Danachversorgt die Speichersteuerschaltung 110 die Paketsteuerschaltung 120 mitden zweiten vier Bit der seriellen Datenpakete PKT0[3:0] bis PKT4[3:0],welche den Lesebefehl und die Spaltenadresse umfassen, gemeinsammit den Taktsignalen CK und CKB und den Steuersignalen CKE und CSB. DieSteuerschaltung 121 der Paketsteuerschaltung 120 erzeugtnacheinander die Pulssignale PCLK1 bis PCLK4 in Reaktion auf dieSteuer- und Taktsignale CSB, CKE, CK und CKB. Die Register 122 bis 126 derPaketsteuerschaltung 120 puffern nacheinander vier Datenbitsder Datenpakete PKT0[3:0] bis PKT4[3:0] in Reaktion auf die PulssignalePCLK1 bis PCLK4. Die in den Registern zwischengespeicherten Datenbitswerden aus diesen gleichzeitig ausgegeben, wenn das Pulssignal PCLKDin einen aktiven Zustand wechselt. Die in paralleler Form von denRegistern ausgegebenen Datenbits werden als Adressensignale CA[8:0](Spaltenadresse) und BA[1:0] und als die Steuersignale RASB, CASB,WEB und DM an den synchronen Speicher 130 übertragen. Wieaus 7 ersichtlich ist,werden die Datenpakete PKT0[3:0] bis PKT4[3:0], welche die Datenbitsdes Lesebefehls und der Spaltenadresse umfassen, während derdritten und vierten Periode des Taktsignals CK (in 7 als Perioden 3 und 4 bezeichnet)in die Register eingegeben und danach zum synchronen Speicher 130 übertragen.Der synchrone Speicher 130 empfängt das Lesebefehlssignal unddas Spaltenadressensignal währendder fünftenPeriode des Taktsignals CK (in 7 alsPeriode 5 bezeichnet).
    [0042] 8 zeigt ein Speichersystemgemäß einemweiteren Ausführungsbeispielder Erfindung.
    [0043] Wieaus 8 ersichtlich ist,umfasst ein Speichersystem 300 allgemein eine Speichersteuerschaltung 310,eine Paketsteuerschaltung 320 und einen synchronen Speicher 330.
    [0044] Wiebeim Speichersystem aus 1 bildet diePaketsteuerschaltung 320 eine Schnittstelle zwischen derSpeichersteuerschaltung 310 und dem synchronen Speicher 330.Der synchrone Speicher 330 ist vorzugsweise als synchronerDRAM mit doppelter (oder dualer) Datenrate (DDR-SDRAM) oder als ähnlichersynchroner Speichertyp ausgeführt.Im Speichersystem 300 könnendie Paketsteuerschaltung 320 und der synchrone Speicher 330 gemäß der MCP-oder SIP-Technologie aufgebaut sein. Andernfalls können siegemeinsam auf einem einzigen Substrat unter Verwendung allgemeinbekannter System-auf-Chip(SOC)-Technologienimplementiert sein. Die Paketsteuerschaltung 320 und dersynchrone Speicher 330 werden beide vorzugsweise von den TaktsignalenCK und CKB getrieben, welche von der Speichersteuerschaltung 310 zurVerfügunggestellt werden. Insbesondere führtder Speicher 330 einen Bündelbetrieb synchronisiertmit den Taktsignalen CK und CKB aus. Die Speichersteuerschaltung 310 erzeugtAdressen- und Befehlssignale in Form von Datenpaketen und anschließend transformiertdie Paketsteuerschaltung 320 die Datenpakete (oder Paketdaten)in Adressen- und Steuer(oder Befehls)-Signale, die zur Benutzungbezüglicheines oder mehrerer Datenkommunikationsprotokolle angepasst sind,die mit dem synchronen Speicher 330 verknüpft sind.
    [0045] ImAusführungsbeispielaus 8 werden das DatenabtastsignalDS und das Datenmaskierungssignal DM direkt von der Speichersteuerschaltung 310 anden synchronen Speicher 330 übertragen, ohne Ver bindungzu der oder Durchleitung über diePaketsteuerschaltung 320. Datensignale DQ[15:0] werdenebenfalls direkt zwischen der Speichersteuerschaltung 310 unddem synchronen Speicher 330 ausgetauscht, ohne über diePaketsteuerschaltung 320 geführt zu werden.
    [0046] Wieim Zusammenhang mit dem Ausführungsbeispielaus 1 beschrieben wurde,umfassen Datenpakete PKT0[m:0] bis PKTn[m:0] die Adressen- und Steuersignale,welche in paralleler Form an den synchronen Speicher 330 anzulegen sind.Diese Signale werden in der Speichersteuerschaltung 310 inserieller Datenform erzeugt und danach von einer seriellen Formin eine parallele Datenform gewandelt. Die Datenpakete PKT0[m:0]bis PKTn[m:0] werden in einem vorgegebenen Übertragungszyklus, der vomTaktsignal CK definiert wird (z.B. zwei Zyklen in einem gegenwärtig bevorzugten Ausführungsbeispiel),zur Paketsteuerschaltung 320 übertragen. Beispielsweise bestehtjedes Datenpaket vorzugsweise aus vier Datenbits, die mit einer Ratevon einem Bit pro halber Periodendauer des Taktsignals CK von derSpeichersteuerschaltung 310 zur Paketsteuerschaltung 320 übertragenwerden. Die Paketsteuerschaltung 320 wandelt das Datenpaketin Abhängigkeitvon Steuersignalen CSB und CKE, welche von der Speichersteuerschaltung 310 zurVerfügunggestellt werden, in eine Datenform um, welche von einem definiertenDatenübertragungsprotokoll(oder Kommunikationsprotokoll) fürden synchronen Speicher 330 akzeptiert wird. Wird das SteuersignalCSB aktiv, dann beginnt die Paketsteuerschaltung 320 mitdem Empfang des Datenpakets von der Speichersteuerschaltung 310.Das Steuersignal CSB, d.h. ein Chipauswahlsignal, wirkt als Paketfreigabesignal,das eine Datenpaketübertragung anzeigt.
    [0047] DiePaketsteuerschaltung 320 aus 8 erzeugtSteuersignale RASB, CASB, WEB und TCS aus seriellen Kombinationenvon Datenbits, welche in einem ersten Datenpaket PKT0[m:0] enthalten sind,währenddie vorherige Paketsteuerschaltung 120 aus 1 die Steuersignale RASB, CASB, WEB undCSB aus der seriellen Kombination von Datenbits aus dem ersten DatenpaketPKT0[m:0] erzeugt. Das bedeutet, dass das Chipfreigabesignal CCB,das in der seriellen Kombination von Datenbits des ersten DatenpaketsPKT0[m:0] enthalten ist, nicht direkt an den synchronen Speicher 330 angelegtwird, wie in 1 dargestellt,sondern von der Paketsteuerschaltung 320 in ein internesChipauswahlsignal TCS gewandelt wird. Daher empfängt der synchrone Speicher 330 dasinterne Chipauswahlsignal TCS von der Paketsteuerschaltung 320 undnicht das Chipauswahlsignal CSB direkt von der Speichersteuerschaltung 310.
    [0048] DiePaketsteuerschaltung 320 wandelt ein serielles Datenpaketvon m-Bit, in welchemAdressen- und Befehlssignale kombiniert sind, in ein parallelesDatenpaket von m-Bit um. Die Adressen- und Befehlssignale werden,wie oben beschrieben, in Paketform übertragen, während DatensignaleDQ[15:0] direkt zum synchronen Speicher 330 übertragenwerden, ohne Seriell/Parallel-Wandlung durch die Paketsteuerschaltung 320.Die Datensignale DQ[15:0], welche vom synchronen Speicher 330 gelesenwerden, werden ebenfalls direkt zur Speichersteuerschaltung 310 übertragen,ohne die Paketsteuerschaltung 320 zu passieren. Das bedeutet,dass die Datensignale direkt zwischen der Speichersteuerschaltung 310 unddem synchronen Speicher 330 kommuniziert werden.
    [0049] Indiesem Ausführungsbeispielermöglicht diePaketsteuerschaltung 320 zudem eine MCP- oder SIP-Implementierungdes Speichersystems, um einen oder mehrere Chips mit einer reduziertenAnschlussanzahl zu nutzen, da Paketanschlüsse für PKT0[3:0] bis PKTn[m:0] Anschlusszuordnungenfür eineMehrzahl von Befehls- und Adressensignalen zusammenlegen. Andernfallsstellt, wenn eine Kombination von Paketsteuerschaltung 320 undsynchronem Speicher 330 gegeben ist, die unter Anwendung derMCP- oder SIP-Technologie in einer einzigen Packung aufgebaut ist,der synchrone Speicher 330 notwendigerweise alle Verbindungsanschlüsse zurVerfügung,die fürsynchrone Speichervorgängebenötigt werden,einschließlichAnschlüssen,die Adressensignalen, Befehlssignalen und Datensignalen zugewiesensind.
    [0050] Einsolcher Aufbau der Paketsteuerschaltung 320 und des synchronenSpeichers 330 auf einem einzigen Substrat wird auch alsL2RAM bezeichnet, der eine reduzierte Anschlussanzahl und einen niedrigerenEnergiebedarf aufweist. Wie bereits ausführt, sind diese Attribute beispielsweisefür mobile Anwendungenbesonders wünschenswert.
    [0051] DiePaketsteuerschaltung 320 aus 8 ist in 9 in einigen weiteren Detailsdargestellt. Diese Ausführungsformder Paketsteuerschaltung 320 umfasst eine Steuerschaltung 321,fünf Seriell/Parallel-Register 322 bis 326 undeinen Signalgenerator 327. Die Steuerschaltung 321 unddie Register 322 bis 326 sind gleichartig aufgebautwie die analoge Steuerschaltung und die Register, welche im Zusammenhangmit den 2 und 4A bis 4E beschrieben wurden. Der Signalgenerator 327 empfängt paralleleDatenbits RC0 bis RC3 vom ersten Register 322 und transformiertdiese dann in die Steuersignale RASB, CASB, WEB und TCS. Wie beiden im Zusammenhang mit 3 beschriebenenEigenschaften steuern die Taktsignale CK und CKB, die SteuersignaleCSB und CKE und die Pulssignale PCLK1 bis PCLK4 und PCLKD den Betriebder Paketsteuerschaltung 320. Das Pulssignal PCLKD wirdauch währendeiner Aktivierung des Pulssignals PCLK4 erzeugt.
    [0052] Inder Paketsteuerschaltung 320 aus 9 empfängt das Register 322 Befehlsdatenvon vier Bit von einem ersten Datenpaket PKT0[3:0], welche von derSpeichersteuerschaltung 310 seriell übertragen werden, und wandeltdie Befehlsdaten in parallele Datenbits RC0 bis RC3 um, welche einZeilendatenpaket bilden. Dann gibt der Signalgenerator 327 die SteuersignaleRASB, CASB, WEB und TCS aus den parallelen Datenbits RC0 bis RC3aus. Andernfalls wandelt das Register 322 der Pa ketsteuerschaltung 320,wenn die Speichersteuerschaltung 310 das Datenpaket PKT0[3:0]von vier Bit seriell als Lesebefehl an die Paketsteuerschaltung 320 anlegt,selbiges in parallele Datenbits CC0 bis CC3 um, die ein Spaltendatenpaketbilden. Dann wandelt der Signalgenerator 327 die parallelenDatenbits CC0 bis CC3 in Steuersignale RASB, CASB, WEB und TCS um,welche an den synchronen Speicher 330 angelegt werden.
    [0053] BeispielhafteSignalzuordnungen der Zeilen- und Spaltendatenpakete, die von derPaketsteuerschaltung 320 gebildet werden, sind jeweilsin den in 10A bzw. 10B dargestellten Tabellenzusammengefasst, bezogen auf Perioden T1 bis T4 in einem Übertragungszyklus,der von dem Taktsignal CK definiert wird.
    [0054] Zuerstauf 10A Bezug nehmend,werden fürden Fall, dass Zeilendatenpakete übertragen werden, die erstenBits der Datenpakete PKT0[3:0] bis PKT4[3:0] RC0, BA0 (ein Bankadressenbit),BA1, RA0 (ein Zeilenadressenbit) und RA1 jeweils während derZeitperiode T1 in die Register 322 bis 326 geladen,wenn das Pulssignal PCLK1 aktiv ist. Auf die gleiche Weise werdendie zweiten Bits der Datenpakete PKT0[3:0] bis PKT4[3:0] RC1, RA2,RA3, RA4 und RA5 jeweils währendder Zeitperiode T2 in die Register 322 bis 326 geladen,wenn das Pulssignal PCLK2 aktiv ist. Dann werden die dritten Bitsder Datenpakete PKT0(3:0] bis PKT4[3:0] RC2, RA6, RA7, RA8 und RA9jeweils währendder Zeitperiode T3 in die Register 322 bis 326 geladen,wenn das Pulssignal PCLK3 aktiv ist. Schließlich werden die vierten Bitsder Datenpakete PKT0[3:0] bis PKT4[3:0] RC3, RA10/AP (AP ist einautomatischer Vorladebefehl), RA11, RA12 und RA13 während derZeitperiode T4 in die Register 122 bis 126 geladen,wenn das Pulssignal PCLK4 aktiv ist.
    [0055] Beiden in 10B dargestelltenSpaltendatenpaketen werden die ersten Bits der Datenpakete PKT0[3:0]bis PKT4[3:0] CC0, BA0, BA1, CA0 (ein Spaltenadressenbit) und CA1währendder Zeitperiode T1 in die Register 322 bis 326 geladen,wenn das Pulssignal PCLK1 aktiv ist. Auf die gleiche Weise werdendie zweiten Bits der Datenpakete PKT0[3:0] bis PKT4[3:0] CC1, CA2,CA3, CA4 und CA5 währendder Zeitperiode T2 in die Register 322 bis 326 geladen,wenn das Pulssignal PCLK2 aktiv ist. Dann werden die dritten Bitsder Datenpakete PKT0[3:0] bis PKT4[3:0] CC2, CA6, CA7, CA8 und einreserviertes Bit (vorzugsweise bei dieser Ausführungsform nicht genutzt) während derZeitperiode T3 in die Register 322 bis 326 geladen,wenn das Pulssignal PCLK3 aktiv ist. Schließlich werden die vierten Bits derDatenpakete PKT0[3:0] bis PKT4[3:0] CC3, AP und andere reservierteDatenbits währendder Zeitperiode T4 in die Register 322 bis 326 geladen,wenn das Pulssignal PCLK4 aktiv ist.
    [0056] Eswird deutlich, dass sich die im Zusammenhang mit 9 beschriebene Ausführungsform der Paketsteuerschaltung 320 vonder vorherigen Paketsteuerschaltung 120 unterscheidet,die im Zusammenhang mit 2 beschriebenwurde. Die Nutzung des Signalgenerators 327 in der zuletztbeschriebenen Ausführungsformerlaubt eine Wandlung von parallelen Datenbits RC0 bis RC3 (oder CC0bis CC3) in die Steuersignale RASE, CASB, WEB und TCS.
    [0057] PraktischeCodierungsmuster fürdie repräsentativenDatenpakete mit vier Bit, welche parallele Zeilen- und SpaltendatenbitsRC0 bis RC3 und CC0 bis CC3 umfassen, sind in den Tabellen der 11A und 11B dargestellt. Solche Codiermusterkönnen benutztwerden, um einfach Befehle zu definieren, die innerhalb des Kontexteseines synchronen Speichersystems funktionsfähig sind, das gemäß der vorliegendenErfindung ausgelegt ist.
    [0058] Wieim Beispiel aus 11A dargestellt,setzen parallele Zeilendaten „0100" in der Reihenfolge RC3,RC2, RC1 und RC0 einen Vorladebe fehl, und „1000" repräsentiert einen automatischenAuffrischungsbefehl. Parallele Zeilendaten „0110" bezeichnen einen Befehl zum Starteneines MRS-Modus. In 11B korrespondierenparallele Spaltendaten „0001" in der ReihenfolgeCC3, CC2, CC1 und CC0 mit einem Lesebefehl und die parallelen Spaltendaten „1001" sind einem Schreibbefehlzugeordnet. Die parallelen Spaltendaten CC3 bis CC0 mit dem Wert „0111" initiieren einentiefen Abschaltmodus (DPD-Modus). Solche Bitkombinationen zum Herstellenvon verschiedenen Betriebsbefehlen werden aus dem Datenpaket PKT0[3:0]entwickelt, das von der Speichersteuerschaltung 310 zugeführt wird.
    [0059] AmAnfang eines Lesevorgangs versorgt die Speichersteuerschaltung 310 diePaketsteuerschaltung 320 mit seriellen Datenpaketen PKT0[3:0]bis PKT4[3:0] von vier Bit, welche den Aktivierungsbefehl und dieZeilenadresse umfassen, gemeinsam mit Taktsignalen CK und CKB undSteuersignalen CKE und CSB. Die Steuerschaltung 321 derPaketsteuerschaltung 320 erzeugt nacheinander die PulssignalePCLK1 bis PCLK4 in Reaktion auf die Steuer- und Taktsignale CSB,CKE, CK und CKB. Die Register 322 bis 326, diemit der Paketsteuerschaltung 320 verknüpft sind, puffern nacheinandervier Datenbits der Datenpakete PKT0[3:0] bis PKT4[3:0] in Reaktionauf die Pulssignale PCLK1 bis PCLK4. Die in den Registern zwischengespeichertenDatenbits werden aus diesen gleichzeitig ausgegeben, wenn das PulssignalPCLKD in einen aktiven Zustand wechselt. Zudem legt der Signalgenerator 327 legtdie Steuersignale RASB, CASB, WEB und TCS in Reaktion auf die parallelenZeilendaten RC0 bis RC3, die vom Register 322 zugeführt werden,an den synchronen Speicher 330 an. Die in paralleler Formvon den Registern 323 bis 326 ausgegebenen Datenbitswerden als Adressensignale RA[13:0] und BA[1:0] an den synchronenSpeicher 330 übertragen.
    [0060] DieBetriebszeitabläufezur Signalübertragungsind in diesem Ausführungsbeispiel ähnlich wie beimvorherigen Ausführungsbeispiel.Wie ebenfalls aus 7 ersichtlichist, werden die Datenpakete PKT0[3:0] bis PKT4[3:0], welche vorzugsweisedie Datenbits umfassen, welche den Aktivierungsbefehl und die Zeilenadressedefinieren, währendder ersten und zweiten Periode des Taktsignals CK (in 7 als Perioden 1 und 2 bezeichnet),in die Register 322 bis 326 eingegeben und danachzum synchronen Speicher 330 übertragen. Der synchrone Speicher 330 empfängt dasAktivierungsbefehlssignal und die Zeilenadressensignale während derdritten Periode des Taktsignals CK (in 7 als Periode 3 bezeichnet).
    [0061] Nachdemdas Aktivierungsbefehlssignal und die Zeilenadressensignale an densynchronen Speicher 330 angelegt wurden, versorgt die Speichersteuerschaltung 310 alsnächstesdie Paketsteuerschaltung 320 mit einem Satz von seriellenDatenpaketen PKT0[3:0] bis PKT4[3:0] mit vier Bit, welche den Lesebefehlund die Spaltenadressensignale umfassen, gemeinsam mit den TaktsignalenCK und CKB und den Steuersignalen CKE und CSB. Die Steuerschaltung 321,die mit der Paketsteuerschaltung 320 verknüpft ist,erzeugt nacheinander die Pulssignale PCLK1 bis PCLK4 in Reaktionauf die Steuer- und Taktsignale CSB, CKE, CK und CKB. Die Register 322 bis 326,die mit der Paketsteuerschaltung 320 verknüpft sind,puffern nacheinander vier Datenbits der Datenpakete PKT0[3:0] bisPKT4[3:0] in Reaktion auf die Pulssignale PCLK1 bis PCLK4. Die inden Registern zwischengespeicherten Datenbits werden aus diesengleichzeitig ausgegeben, wenn das Pulssignal PCLKD in einen aktivenZustand wechselt, und der Signalgenerator 327 legt die SteuersignaleRASB, CASB, WEB und TCS in Reaktion auf die parallelen SpaltendatenCC0 bis CC3, die vom Register 322 zugeführt werden, an synchronen Speicher 330 an.Die in paralleler Form von den Registern 323 bis 326 ausgegebenenDatenbits werden als Adressensignale CA[8:0] und BA[1:0] an densynchronen Speicher 330 übertragen.
    [0062] DieBetriebszeitabläufezur Signalübertragungsind in diesem Ausführungsbeispielgleichartig wie beim vorherigen Ausführungsbeispiel. Wie auch in 7 dargestellt, werden diezweiten Datenpakete PKT0[3:0] bis PKT4[3:0], welche die Datenbitsdes Lesebefehls und der Spaltenadresse umfassen, während derdritten und vierten Periode des Taktsignals CK (in 7 als Perioden 3 und 4 bezeichnet)in die Register eingegeben und danach zum synchronen Speicher 330 übertragen.Der synchrone Speicher 330 empfängt das Lesebefehlssignal unddas Spaltenadressensignal währendder fünftenPeriode des Taktsignals CK (in 7 mitPeriode 5 bezeichnet).
    [0063] Während einesautomatischen Auffrischungsbetriebs überträgt die Speichersteuerschaltung 110 oder 310 beidiesen Ausführungsbeispielen, wieaus 12 ersichtlich ist,durch das Datenpaket PKT0[3:0], das keine Adressensignale umfasst,einen automatischen Auffrischungsbefehl zu der Paketsteuerschaltung 120 oder 320,was bedeutet, dass keine Umschaltvorgänge für Adressenübergänge an Anschlüssen derDatenpakete PKT1[3:0] bis PKT4[3:0] auftreten. Die Paketsteuerschaltungerzeugt die Steuersignale in Reaktion auf den automatischen Auffrischungsbefehlund der synchronen Speicher 130 oder 330 führt einenautomatischen Auffrischungsvorgang gesteuert von den Steuersignalendurch.
    [0064] Wieoben bereits erwähnt,wirkt das Chipauswahlsignal von der Speichersteuerschaltung als einPaketfreigabesignal, um die Paketübertragung in Richtung derPaketsteuerschaltung zu initiieren, wenn die Speichersteuerschaltungden L2RAM steuert, der aus der Paketsteuerschaltung und dem synchronenSpeicher aufgebaut ist. Werden eine Mehrzahl von L2RAMs in Formeines Moduls in einem Speichersystem verwendet, wie es in 13 dargestellt ist, dannfungiert das Chipauswahlsignal als Auswahlsignal für die L2RAMsund als Paketfreigabesignal.
    [0065] Wieaus 13 ersichtlich ist,wird das Chipauswahlsignal in eine Mehrzahl von Signalen, wie CSB0bis CSBn, aufgeteilt, die jeweils mit einem bestimmten L2RAM0 bisL2RAMn als Paketfreigabe- und Auswahlsignal korrespondieren.
    [0066] Wieoben ausgeführt,ist die Übertragung vonDatenpaketen, welche die Befehls- und Adressensignale umfassen,dadurch vorteilhaft, dass eine Reduzierung der Anschlussanzahl ineinem Speichersystem ermöglichtwird, das unter Benutzung der MCP- oder SIP-Technologie konstruiertist.
    权利要求:
    Claims (34)
    [1] Speichersystem mit – einer Paketsteuerschaltung,welche auf ein Paketfreigabesignal und ein Taktsignal reagiert, über eine Mehrzahlvon EingabeanschlüssenDatenpakete von einer Speichersteuerschaltung empfängt, dieDatenpakete in Adressen- und Steuersignale wandelt und die Adressen-und Steuersignale übereine Mehrzahl von Ausgabeanschlüssenausgibt, und – einemsynchronen Speicher, welcher die Adressen- und Steuersignale inReaktion auf das Taktsignal empfängt, – wobeidie Anzahl an Ausgabeanschlüssenkleiner als die Anzahl an Eingabeanschlüssen ist.
    [2] Speichersystem nach Anspruch 1, wobei die Eingabeanschlüsse lokalzum Empfangen eines Datenpaketes benutzt werden, das relevant für einen Befehlist.
    [3] Speichersystem nach Anspruch 2, wobei wenigstensein Datenpaket eine serielle Anordnung von Datenbits aufweist, welcheden Befehl definieren.
    [4] Speichersystem nach einem der Ansprüche 1 bis3, wobei das Paketfreigabesignal ein Chipfreigabesignal ist.
    [5] Speichersystem nach einem der Ansprüche 1 bis4, wobei die Datenpakete ein erstes Datenpaket umfassen, welchesDaten umfasst, die relevant für Steuersignalesind, und ein zweites bis fünftesDatenpaket umfassen, welche Daten umfassen, die relevant für Adressensignalesind.
    [6] Speichersystem nach einem der Ansprüche 1 bis5, wobei Datensignale zwischen der Speichersteuerschaltung und demsynchronen Speicher kommuniziert werden, ohne über die Paketsteuerschaltungzu laufen.
    [7] Speichersystem nach einem der Ansprüche 1 bis6, wobei der synchrone Speicher ausgeführt ist, um in Reaktion aufdas Taktsignal Bündelvorgänge auszuführen, undeine gemeinsame Frequenz die Rate definiert, mit der die Datenpaketein Adressen- und Steuersignale gewandelt werden und der synchroneSpeicher Bündelvorgänge ausführt.
    [8] Speichersystem mit – einer Paketsteuerschaltung,welche einen ersten Anschluss zum Empfangen eines Chipauswahlsignals,einen zweiten Anschluss zum Empfangen eines Taktsignals, eine Mehrzahlvon Eingabeanschlüssen zumEmpfangen von Datenpaketen von einer Speichersteuerschaltung undeine Mehrzahl von Ausgabeanschlüssenumfasst, – wobeidie Paketsteuerschaltung in Reaktion auf ein Paketfreigabesignalund das Taktsignal die Datenpakete über die Mehrzahl von Eingabeanschlüssen empfängt, dieDatenpakete in Adressen- und Steuersignale wandelt und die Adressen-und Steuersignale überdie Mehrzahl von Ausgabeanschlüssenausgibt, und – einemsynchronen Speicher, welcher die Adressen- und Steuersignale inReaktion auf das Taktsignal empfängt.
    [9] Speichersystem nach Anspruch 8, wobei wenigstensein Anschluss der Mehrzahl von Eingabeanschlüssen wenigstens ein Datenpaketempfängt,das einen Speichersystembefehl definiert, während we nigstens ein andererAnschluss der Mehrzahl von Eingabeanschlüssen wenigstens ein Datenpaket empfängt.
    [10] Speichersystem nach Anspruch 9, wobei das Datenpaketeine serielle Kombination von Steuersignalen aufweist.
    [11] Speichersystem nach Anspruch 9, wobei das Datenpaketeine serielle Kombination von binären Bits aufweist.
    [12] Speichersystem nach einem der Ansprüche 8 bis11, wobei die Mehrzahl von Eingabeanschlüssen ausgeführt ist, um Datenpakete zuempfangen, die Adressensignale und Datenbits umfassen, welche einenoder mehrere Speichersystembefehle definieren.
    [13] Speichersystem nach einem der Ansprüche 8 bis12, wobei die Paketsteuerschaltung des Weiteren umfasst: – eine Mehrzahlvon Anschlüssenzum Übertragen vonDatensignalen, – wenigstenseinen Anschluss zum Empfangen eines Taktfreigabesignals, – wenigstenseinen Anschluss zum Empfangen eines Datenabtastsignals und – wenigstenseinen Anschluss zum Empfangen eines Datenmaskiersignals, – wobeiwenigstens eines von dem Datenabtastsignal, dem Datenmaskiersignal,den Datensignalen und dem Taktfreigabesignal direkt von der Speichersteuerschaltungzum synchronen Speicher übertragenwird, ohne die Paketsteuerschaltung zu passieren.
    [14] Speichersystem nach einem der Ansprüche 1 bis13, wobei der synchrone Speicher und die Paketsteuerschaltung ineiner einzigen Packung eingebaut sind.
    [15] Speichersystem nach einem der Ansprüche 1 bis14, wobei die Steuersignale wenigstens eines von einem Zeilenadressenabtastsignal,einem Spaltenabtastsignal, einem Schreibfreigabesignal und eineminternen Chipauswahlsignal umfassen.
    [16] Speichersystem mit – einem synchronen Speicher,welcher auf ein Taktsignal reagiert, – einer Speichersteuerschaltung,welche serielle Datenpakete und das Taktsignal erzeugt, und – einerPaketsteuerschaltung, welche die seriellen Datenpakete empfängt undwandelt und die seriellen Datenpakete in parallele Datenpakete multiplext, welcheAdressen- und Steuersignale umfassen, die zur Steuerung des synchronenSpeichers eingerichtet sind, – wobei der synchrone Speicherund die Paketsteuerschaltung in einer einzelnen Packung eingebaut sind.
    [17] Speichersystem nach Anspruch 16, wobei die Paketsteuerschaltungausgeführtist, um Datensignale ohne Datenformwandlung zwischen dem synchronenSpeicher und der Speichersteuerschaltung zu übertragen.
    [18] Speichersystem nach einem der Ansprüche 14 bis17, wobei die Packung eine Mehrchippackung (MCP) oder eine System-in-Packung (SIP) ist.
    [19] Speichersystem mit – einer Speichersteuerschaltung,welche ein Taktsignal, ein Chipauswahlsignal und eine Mehrzahl von Datenpaketenerzeugt, – einerPaketsteuerschaltung mit – einerSteuerschaltung, welche in Reaktion auf das Chipfreigabesignal eineMehrzahl von Impulssignalen erzeugt, – einer Mehrzahl von Registern,welche in Reaktion auf die Impulssignale jeweils Datenbits von einemzugehörigenDatenpaket speichern und anschließend parallele Datensignaleausgeben, und – einemSignalgenerator, welcher in Reaktion auf die parallelen Datensignale,welche von wenigstens einem der Mehrzahl von Registern zur Verfügung gestelltwerden, Steuersignale ausgibt, und – einem synchronen Speicher,welcher in Reaktion auf die Steuersignale, die Datensignale unddas Taktsignal Daten speichert.
    [20] Speichersystem nach Anspruch 19, wobei der synchroneSpeicher direkt mit der Speichersteuerschaltung Daten austauscht,ohne die Daten über diePaketsteuerschaltung zu leiten.
    [21] Speichersystem nach einem der Ansprüche 1 bis20, wobei der synchrone Speicher ausgeführt ist, um in Reaktion aufdas Taktsignal einen Bündelbetriebauszuführen.
    [22] Speichersystem nach einem der Ansprüche 1 bis21, wobei der synchrone Speicher umfasst: – ein Feld von Speicherzellen,die in einer Matrix aus Zeilen und Spalten angeordnet sind, – eine Zeilenauswahlschaltung,welche die Zeilen in Abhängigkeitvon Zeilenadressensignalen bestimmt, welche von der Pa ketsteuerschaltungin Reaktion auf das Taktsignal zur Verfügung gestellt werden, – eine Spaltenauswahlschaltung,welche die Spalten in Abhängigkeitvon Spaltenadressensignalen bestimmt, welche von der Paketsteuerschaltungin Reaktion auf das Taktsignal zur Verfügung gestellt werden, und – eine Schreib-und Leseschaltung zum Schreiben von Datensignalen in die Speicherzellenund zum Lesen von Datensignalen aus den Speicherzellen in Reaktionauf das Taktsignal.
    [23] Speichersystem nach einem der Ansprüche 1 bis22, wobei der synchrone Speicher als synchroner DRAM mit doppelterDatenrate ausgeführtist.
    [24] Speichersystem nach einem der Ansprüche 19 bis23, wobei wenigstens eines der Datenpakete einen synchronen Speicherbefehldefiniert.
    [25] Speichersystem nach Anspruch 2 oder 24, wobei wenigstenseines der Datenpakete eine serielle Kombination von Steuersignalenumfasst.
    [26] Speichersystem nach Anspruch 24, wobei wenigstenseines der Datenpakete eine serielle Kombination von Datenbits umfasst,welche den synchronen Speicherbefehl definieren.
    [27] Speichersystem nach einem der Ansprüche 19 bis26, wobei die Speichersteuerschaltung ein Datenpaket ausgibt, daseinem Autoauffrischungsbefehl ohne Adresseninformation zugeordnetist.
    [28] Speichersystem nach einem der Ansprüche 19 bis27, wobei der synchrone Speicher, die Register, der Signalgeneratorund die Steuerschaltung in einer einzelnen Packung eingebaut sind,welche eine Mehrchippackung (MCP) oder eine System-in-Packung (SIP)ist.
    [29] Speichersystem mit – einer Speichersteuerschaltung,welche ein Taktsignal, eine Mehrzahl von Chipauswahlsignalen und eineMehrzahl von Datenpaketen erzeugt, und – einer Mehrzahl von Schaltungen,wobei jede Schaltung eine Paketsteuerschaltung und einen synchronenSpeicher umfasst, die jeweils von den Chipauswahlsignalen ausgewählt werdenund mit einer Frequenz betreibbar sind, welche im Verhältnis zum Taktsignaldefiniert ist, – wobeidie Paketsteuerschaltung die Datenpakete empfängt und wobei wenigstens einesder Datenpakete Daten umfasst, welche Befehle und Adressen definieren,welche an den synchronen Speicher angelegt werden, und – wobeidie Speichersteuerschaltung direkt Daten mit jedem der synchronenSpeicher in der Mehrzahl von Schaltungen austauscht.
    [30] Speichersystem nach Anspruch 29, wobei jede derSchaltungen eine Mehrchippackung (MCP) oder eine System-in-Packung(SIP) ist.
    [31] Speichersystem nach Anspruch 29 oder 30, wobei jedePaketsteuerschaltung des Weiteren eine Mehrzahl von Registern umfasst,welche ein korrespondierendes Datenpaket empfangen, wobei jedes RegisterDaten seriell empfängtund parallel ausgibt.
    [32] Speichersystem nach einem der Ansprüche 29 bis31, wobei wenigstens eines der Datenpakete Befehlsinformationenumfasst und wenigstens ein anderes der Datenpakete Adresseninformationen umfasst.
    [33] Speichersystem nach Anspruch 32, wobei das wenigstenseine Befehlsinformationen umfassende Datenpaket des Weiteren eineserielle Kombination von Steuersignalen zum Steuern synchroner Speichervorgänge umfasst.
    [34] Speichersystem nach Anspruch 32, wobei das wenigstenseine Befehlsinformationen umfassende Datenpaket des Weiteren eineserielle Kombination von Datenbits umfasst, welche Befehlsinformationendefinieren.
    类似技术:
    公开号 | 公开日 | 专利标题
    US8644090B2|2014-02-04|Semiconductor device
    US6970968B1|2005-11-29|Memory module controller for providing an interface between a system memory controller and a plurality of memory devices on a memory module
    US5668774A|1997-09-16|Dynamic semiconductor memory device having fast operation mode and operating with low current consumption
    KR101239271B1|2013-03-06|집적 회로 디바이스 내에서의 테스트를 위한 패턴을내부적으로 생성하는 시스템 및 방법
    US7236423B2|2007-06-26|Low power multi-chip semiconductor memory device and chip enable method thereof
    US6680869B2|2004-01-20|Semiconductor device
    US5859801A|1999-01-12|Flexible fuse placement in redundant semiconductor memory
    US5949733A|1999-09-07|Semiconductor memory, moving-picture storing memory, moving-picture storing apparatus, moving-picture displaying apparatus, static-picture storing memory, and electronic notebook
    KR100314702B1|2002-08-21|반도체집적회로
    US4347587A|1982-08-31|Semiconductor integrated circuit memory device with both serial and random access arrays
    USRE44230E1|2013-05-21|Clock signal generation apparatus for use in semiconductor memory device and its method
    US6310815B1|2001-10-30|Multi-bank semiconductor memory device suitable for integration with logic
    CN101465151B|2012-07-18|存储器系统和存储器的控制方法
    US6552955B1|2003-04-22|Semiconductor memory device with reduced power consumption
    US6961269B2|2005-11-01|Memory device having data paths with multiple speeds
    US7240145B2|2007-07-03|Memory module having a memory controller to interface with a system bus
    US7983103B2|2011-07-19|Semiconductor memory device suitable for mounting on portable terminal
    US6625686B2|2003-09-23|Multiport memory, data processor and data processing system
    DE3334556C2|1994-11-10|Dynamischer RAM-Speicher mit Adressen-Multiplexbetrieb
    US7405980B1|2008-07-29|Shared terminal memory interface
    KR100518397B1|2005-09-29|반도체 메모리 장치 및 제어 방법
    JP4632114B2|2011-02-23|半導体集積回路装置
    KR100953880B1|2010-04-22|Memory device, its control method and its internal control method, system including memory device
    KR100851512B1|2008-08-11|메모리 장치 데이터 경로, 병렬-대-직렬 컨버터, 메모리 장치, 컴퓨터 시스템, 데이터 전달 방법, 데이터 결합 방법
    US9633713B2|2017-04-25|Memory device command receiving and decoding methods
    同族专利:
    公开号 | 公开日
    TW200518109A|2005-06-01|
    US20040252689A1|2004-12-16|
    TWI252494B|2006-04-01|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    2005-02-17| OP8| Request for examination as to paragraph 44 patent law|
    2011-04-28| 8131| Rejection|
    优先权:
    申请号 | 申请日 | 专利标题
    [返回顶部]